Laporan Akhir 2

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal
2. Alat dan Bahan
3. Rangkaian Simulasi
4. Prinsip Kerja Rangkaian
5. Video Rangkaian
6. Analisa
7. Link Download

1. Jurnal

Percobaan T flip flop

 

2. Alat dan Bahan

Gambar 2.1 Module D’Lorenzo

 

Gambar 2.2 DL2203S Module D’Lorenzo

Gambar 2.2 Jumper

1.   Panel DL 2203C

2.   Panel DL 2203D

3.   Panel DL 2203S

4.   Jumper

3. Rangkaian Simulasi

• Rangkaian T flip flop
  
  
  

4. Prinsip Kerja Rangkaian

Pada konfigurasi percobaan ini, masukan J dan K dihubungkan langsung ke VCC sehingga selalu bernilai logika 1. Dengan kondisi tersebut, JK Flip-Flop berperilaku sebagai T Flip-Flop, di mana output Q akan toggle atau berubah ke keadaan kebalikannya setiap kali menerima pulsa clock dari saklar B2. Misalnya, ketika output awal Q = 0 kemudian diberi satu pulsa clock, maka Q berubah menjadi 1; pada pulsa clock berikutnya Q kembali menjadi 0, dan begitu seterusnya secara bergantian. Selain itu, masukan Set (B1) dapat digunakan untuk langsung memaksa Q = 1, sedangkan Reset (B0) dapat langsung memaksa Q = 0 tanpa menunggu clock karena bersifat asinkron. Dengan demikian, percobaan ini memperlihatkan bagaimana JK Flip-Flop dalam kondisi J = K = 1 dapat difungsikan sebagai T Flip-Flop, yang prinsip kerjanya sangat penting dalam aplikasi pencacah biner dan rangkaian sekuensial.

5. Video Rangkaian

Rangkaian T flip flop

6. Analisa

1.  Analisa input dan output masing-masing kondisi sesuai jurnal!
Jawab :

Pada kondisi PRE=1 dan CLR=0, input clear aktif karena CLR bersifat aktif-LOW. Kondisi ini langsung memaksa flip-flop ke keadaan reset tanpa menunggu pulsa clock, sehingga keluaran Q=0 dan Q̅=1. Efek sinyal T diabaikan karena perintah clear lebih dominan.

Pada kondisi PRE=0 dan CLR=1, input preset aktif sehingga flip-flop dipaksa masuk ke keadaan set. Akibatnya keluaran Q=1 dan Q̅=0. Sama seperti clear, perubahan ini terjadi secara asinkron tanpa menunggu clock, dan nilai T tidak memengaruhi keluaran.

Pada kondisi PRE=0 dan CLR=0, kedua input aktif bersamaan. Keadaan ini bersifat tidak valid (forbidden) karena flip-flop menerima perintah set dan reset sekaligus. Akibatnya keluaran tidak dapat dipastikan (metastabil) dan tidak boleh digunakan dalam rancangan sistem.

Pada kondisi PRE=1, CLR=1, dan T=1, kedua input asinkron non-aktif sehingga flip-flop bekerja normal sesuai fungsi T. Dengan T=1, flip-flop akan melakukan toggle pada setiap tepi clock, yaitu Q berubah menjadi komplemennya. Perubahan ini sinkron terhadap clock dan dapat diamati pada keluaran Q yang bergantian 0 dan 1 sesuai jumlah pulsa.

7. Link Download

• Download Datasheet Switch klik disini
• Rangkaian T flip flop  [klik]