Laporan Akhir 1
DAFTAR ISI
1. Jurnal
2. Alat dan Bahan
Gambar 3.1 Module D’Lorenzo
Gambar 3.2 Jumper
1. Panel DL 2203D
2. Panel DL 2203C
3. Panel DL 2203S
4. Jumper.
3. Rangkaian Simulasi
4. Prinsip Kerja Rangkaian
Percobaan 1a
Pada percobaan 1a dirangkai sebuah asynchronous binary counter menggunakan dua IC, yaitu 74LS90 dan 7493. IC 74LS90 berfungsi sebagai counter modulus-10 (BCD counter), sedangkan IC 7493 berfungsi sebagai counter modulus-16 (binary counter). Prinsip kerja dari rangkaian ini adalah setiap flip-flop hanya sebagian yang langsung menerima sinyal clock, sedangkan flip-flop berikutnya menerima clock dari keluaran flip-flop sebelumnya. Hal ini menyebabkan perubahan keadaan output tidak serempak, melainkan bergulir atau ripple satu per satu sesuai urutan biner. Pada rangkaian, pin CKA pada masing-masing IC menerima pulsa clock sehingga menghasilkan output Q0, sedangkan pin CKB memicu flip-flop berikutnya untuk menghasilkan Q1, Q2, dan Q3. Output dari IC 74LS90 ditampilkan melalui LED H0–H3 yang memperlihatkan hitungan dari 0 sampai 9, sementara output dari IC 7493 ditampilkan melalui LED H4–H7 yang memperlihatkan hitungan dari 0 sampai 15. Switch B0 sampai B5 digunakan untuk memberikan kondisi reset maupun preset sehingga counter dapat kembali ke keadaan awal atau melompat ke nilai tertentu. Dengan pengamatan pada LED, terlihat bahwa 74LS90 hanya menghitung sampai sembilan sebelum kembali ke nol, sedangkan 7493 menghitung sampai lima belas sebelum reset. Percobaan ini membuktikan cara kerja counter asynchronous (ripple counter) dan memperlihatkan perbedaan karakteristik antara counter biner murni dan counter BCD.
Percobaan 1b
Pada percobaan 1b digunakan IC 74LS90 dan 7493 yang dirangkai sebagai synchronous binary counter. Perbedaan utama dengan percobaan 1a adalah cara pemberian sinyal clock. Jika pada asynchronous counter hanya flip-flop pertama yang menerima clock eksternal lalu meneruskannya secara ripple ke flip-flop berikutnya, maka pada synchronous counter seluruh flip-flop dikendalikan langsung oleh sinyal clock yang sama. Pada rangkaian ini, sinyal clock diberikan serempak ke pin CKA dan CKB pada IC 74LS90 dan 7493, sehingga output Q0–Q3 dari U1 serta QA–QD dari U2 berubah secara bersamaan pada setiap pulsa clock. Dengan metode ini, transisi keluaran lebih stabil dan serentak, sehingga tidak terlihat efek “delay bergelombang” (ripple) seperti pada percobaan sebelumnya. LED H0–H3 menampilkan hitungan dari IC 74LS90 dengan modulus 10, sedangkan LED H4–H7 menampilkan hitungan dari IC 7493 dengan modulus 16. Switch B0 sampai B5 kembali berfungsi sebagai pengatur kondisi reset atau preset sesuai kebutuhan. Melalui percobaan ini dapat diamati bahwa synchronous counter lebih cepat dan akurat karena semua flip-flop dipicu secara serempak oleh clock, berbeda dengan asynchronous counter yang rawan menghasilkan glitch akibat propagasi sinyal antar flip-flop.
5. Video Rangkaian
6. Analisa
Percobaan 1
1. Analisa perbedaan hasil jurnal dan
percobaan antara dua IC (div-16 dan div-10)
Perbedaan utama antara IC div-16 dan div-10 terletak pada hitungnya
IC div-16 menghitung dari 0 sampai 15, sedangkan IC div-10 menghitung dari 0
sampai 9 lalu melakukan reset/preset sesuai logika internalnya. Pada IC div-16,
Q0 (dari CKA) akan berubah pada setiap pulsa clock sehingga Q1–Q3 (dipicu oleh
CKB) mengikuti urutan ripple yang lengkap dan menghasilkan kombinasi biner 0
sampai 15 — oleh karena itu jurnal mencatat keluaran yang mencakup nilai
seperti 3, 4, 7, 8, 11, 12, 15. Sebaliknya pada IC div-10 rangkaian internalnya
mendeteksi keadaan yang mewakili 10 dan memicu reset sehingga Q1–Q3 tidak
pernah melewati pola yang mewakili 10 sampai 15 inilah yang menyebabkan pada
beberapa kondisi jurnal hanya menampilkan rentang 1–9 . Selain itu, sinyal
preset/clear eksternal dapat menyebabkan kondisi “terjepit” dan pada ic div 16
ada kondisi set yang membuat outputnya berhenti di kondisi 9 saat kedua
inputannya hidup
2. Analisa perbedaan hasil jurnal dan
percobaan antara percobaan 1a dan 1b
Perbedaan antara 1a dan 1b terletak pada bagaimana clock dihubungkan
ke counter dengan CKA memproduksi Q0 dan CKB memproduksi Q1–Q3,
perbedaan ini menjadi lebih jelas pada konfigurasi 1a clock eksternal cenderung
memberi pulsa ke CKA/CKB menurut rangkaian standar sehingga Q0 dan Q1–Q3 dipicu
oleh sumber clock yang sama atau sinkron, sehingga beberapa kondisi
preset/reset dan pola keluaran pada H3..H0 dan H7..H4 terlihat sebagai kondisi
reset/preset pada jurnal. Pada 1b, QA (Q0) dihubungkan ke CLK2 sehingga Q0
(hasil dari CKA) langsung menjadi pemicu bagi CKB ini menegaskan operasi
ripple: Q1–Q3 hanya berubah ketika Q0 melakukan transisi yang sesuai. Efek terlihatnya
pembagian urutan count yang lebih “bertahap” ,itulah alasan mengapa jurnal 1b
mencatat rentang 1–15 pada sebagian keluaran (mengindikasikan counting penuh
dari 1 sampai 15 pada IC div-16) dan 1–9 pada keluaran lain (untuk IC div-10
atau bila logika reset internal memotong hitungan). Perbedaan delay propagasi
antar flip-flop (waktu berubah tiap Q setelah pemicu) dan fakta bahwa Q0
sekarang menjadi sumber clock bagi stage berikutnya menjelaskan perbedaan fase
dan pola output antara 1a dan 1b. Dengan kata lain, pengkabelan QA→CLK2
memperkuat perilaku ripple/divider yang tercatat di jurnal 1b.
7. Link Download
- Download Datasheet LED klik disini
- Download Datasheet Switch klik disini
- Rangkaian Asynchronous dan Binary Counter [klik]
Komentar
Posting Komentar