Laporan Akhir 1
DAFTAR ISI
1. Jurnal
2. Alat dan Bahan
Gambar 2.1 Module D’Lorenzo
1. Panel DL 2203C
2. Panel DL 2203D
3. Panel DL 2203S
4. Jumper
3. Rangkaian Simulasi
4. Prinsip Kerja Rangkaian
Flip-Flop D (7474)
Flip-Flop D berfungsi menyimpan data 1 bit. Nilai logika pada input D akan dipindahkan ke output Q pada saat terjadi perubahan pulsa clock (edge triggering).
-
Jika D = 1 saat clock aktif, maka output Q = 1.
-
Jika D = 0 saat clock aktif, maka output Q = 0.
-
Terdapat input Set (S) dan Reset (R) yang bersifat asynchronous (langsung memaksa output menjadi 1 atau 0, tanpa menunggu clock).
Dengan demikian, flip-flop D berfungsi sebagai penyimpan data sinkron terhadap clock.
Flip-Flop JK (74LS112)
Flip-Flop JK adalah pengembangan dari SR flip-flop, yang lebih fleksibel.
-
Jika J = 0, K = 0, output tetap (tidak berubah).
-
Jika J = 1, K = 0, output diset ke 1.
-
Jika J = 0, K = 1, output direset ke 0.
-
Jika J = 1, K = 1, output akan toggle (berubah kebalikan tiap pulsa clock).
Flip-flop ini banyak digunakan pada rangkaian pencacah (counter) karena sifat toggle-nya.
Rangkaian Percobaan Modul 2
Rangkaian percobaan modul 2 menggunakan dua buah flip-flop, yaitu D flip-flop (IC 7474) dan JK flip-flop (IC 74LS112), yang saling terhubung. Input D pada flip-flop pertama diatur melalui saklar B5, sedangkan masukan set dan reset dikendalikan oleh saklar B6. Flip-flop ini hanya akan memindahkan data dari input D ke output Q ketika menerima pulsa clock dari sumber H3, sehingga berfungsi sebagai penyimpan data satu bit. Output Q dari D flip-flop kemudian digunakan sebagai sinyal clock bagi JK flip-flop, sehingga operasi JK flip-flop berlangsung secara sinkron dengan hasil dari flip-flop pertama. Pada JK flip-flop, nilai masukan J dan K ditentukan melalui saklar B0, B2, B3, dan B4, lalu diproses berdasarkan tabel kebenaran: jika J=0 dan K=0 maka output tetap (hold), jika J=1 dan K=0 maka Q=1 (set), jika J=0 dan K=1 maka Q=0 (reset), sedangkan jika J=1 dan K=1 maka output akan toggle (berubah ke kebalikannya setiap pulsa clock). Hasil akhir keluaran JK flip-flop ditampilkan pada indikator H7 (Q) dan H6 (Q̅). Dengan demikian, rangkaian ini memperlihatkan cara kerja masing-masing flip-flop serta hubungan antar keduanya dalam membentuk sistem logika sekuensial yang lebih kompleks.
5. Video Rangkaian
6. Analisa
1. Analisa input dan output pada masing-masing kondisi, buatkan prosesnya menggunakan rangkaian dalam masing-masing flip-flop!
Jawab :
Kondisi 1 — S = 1, R = 0
Pada saat S=1 dan R=0 (ingat S/R aktif low), maka jalur reset aktif dan memaksa flip-flop masuk keadaan reset. Akibatnya keluaran Q=0 dan Q̅=1. Pada JK flip-flop, hal ini identik dengan kombinasi J=0, K=1 yang mengaktifkan reset saat tepi clock. Pada D flip-flop, kondisi ini sama dengan D=0, sehingga saat terjadi rising edge clock (B6), keluaran Q mengikuti D dan menjadi 0.
Kondisi 2 — S = 0, R = 1
Ketika S=0 dan R=1, jalur set aktif sedangkan reset tidak bekerja. Hal ini membuat flip-flop masuk keadaan set, sehingga keluaran Q=1 dan Q̅=0. Pada JK flip-flop, kondisi ini setara dengan J=1, K=0 yang menghasilkan keadaan set pada tepi clock. Pada D flip-flop, kasus ini sama dengan D=1, sehingga saat clock naik, keluaran Q dipaksa bernilai 1.
Kondisi 3 — S = 0, R = 0
Jika S=0 dan R=0, berarti kedua input aktif bersamaan. Kondisi ini tidak diperbolehkan pada SR-latch karena menyebabkan keadaan invalid di mana Q dan Q̅ tidak lagi saling komplemen atau bisa berosilasi. Pada JK flip-flop, kondisi invalid ini tidak muncul, karena JK dirancang dengan master–slave untuk menghindarinya, dan jika J=K=1 maka hasilnya justru toggle. Pada D flip-flop, kondisi invalid juga tidak mungkin terjadi karena input D dan output Q selalu saling melengkapi.
Kondisi 4 — J = 0, K = 0
Saat J=0 dan K=0, kedua jalur AND pada JK flip-flop tidak aktif. Hal ini membuat sinyal S dan R hasil gating bernilai 0, sehingga tidak ada perubahan pada latch. Pada tepi clock, flip-flop tetap mempertahankan nilai sebelumnya (hold). Pada D flip-flop, perilaku hold serupa terjadi bila clock tidak aktif; meskipun nilai D berubah, Q hanya mengikuti D pada saat clock naik.
Kondisi 5 — J = 0, K = 1
Dengan J=0 dan K=1, jalur K aktif sehingga flip-flop melakukan reset. Setelah clock datang, keluaran Q=0 dan Q̅=1. Pada D flip-flop, hal ini setara dengan D=0 pada saat rising edge clock, sehingga Q dipaksa menjadi 0.
Kondisi 6 — J = 1, K = 0
Ketika J=1 dan K=0, jalur J aktif dan flip-flop masuk keadaan set. Setelah clock memicu perpindahan, keluaran menjadi Q=1 dan Q̅=0. Pada D flip-flop, kondisi ini sesuai dengan D=1 saat rising edge clock, sehingga Q akan bernilai 1 mengikuti input.
Kondisi 7 — J = 1, K = 1
Jika J=1 dan K=1, maka kedua jalur aktif. Desain internal JK flip-flop mengubah keadaan ini menjadi operasi toggle, yaitu keluaran Q berubah ke komplemennya pada setiap tepi clock. Jadi jika sebelumnya Q=0, maka menjadi 1, dan sebaliknya. Pada D flip-flop, kondisi toggle tidak ada; Q hanya akan mengikuti nilai D pada setiap rising edge clock.
7. Link Download
- Download Datasheet LED klik disini
- Download Datasheet Switch klik disini
- Rangkaian jk flip flop dan D flip flop [klik]
Komentar
Posting Komentar